debug: AI_mav

CPU: siliconlabs C8051F363
read Pdata error when WTD want to low but we pull up this pin.
当WTD企图复位但是被拉高（插仿真器）时，P口读数据错误（读到端口地址）。
when read error, VCC steable, /RST fall about 100mv.
出错时，电源稳定，/RST上有小于100mv的扰动。
root cause:
錯誤是由於FPGA的全局reset信號腳由WTD控制，當FPGA被復位時有一次P口數據即讀錯。
conclusion:
只要有正常的驅動，微小的電平浮動不會干擾數字信號至出錯。